고주파수 PCB 회로 기판의 신호 손실 문제를 해결하려면 재료 선택, 설계 최적화 및 공정 제어라는 세 가지 핵심 차원을 동시에 구현하여 유전 손실 및 도체 손실과 같은 고주파 특정 손실을 목표 범위 내에서 제어해야 합니다.
핵심 소재 선정 및 손실 저감 방안
저손실 기판 선택: Rogers RO4350B 및 PTFE 시리즈 플레이트와 같이 Df 값이 0.005 이하인 고주파 기판은 일반 FR-4(Df 0.02 이상)를 대체하고 루트에서 유전 손실을 줄이는 데 선호됩니다.
동박 거칠기 제어 : 로우 프로파일 동박(HVLP)을 사용하여 표면 거칠기를 0.2μm 이내로 제어함으로써 밀리미터파 주파수 대역에서 표피 효과로 인한 도체 손실을 30% 이상 줄일 수 있습니다.
재료 안정성 매개변수 일치: Dk 허용 오차가 ± 0.1 이하이고 수분 흡수율이 0.1% 미만인 보드를 선택하여 추가 신호 손실로 이어질 수 있는 습한 환경이나 온도 변동으로 인한 유전 상수의 급격한 변화를 방지합니다.
회로 설계를 위한 최적화 및 손실 감소 방안
엄격한 임피던스 매칭: 전자기 시뮬레이션을 통해 선폭, 선 간격, 유전체 두께를 정확하게 계산함으로써 50Ω 단일 종단 및 100Ω 차동과 같은 대상 임피던스를 지속적으로 제어할 수 있으며 임피던스 허용 오차는 ± 10% 이내로 제어되어 신호 반사로 인한 전력 손실을 방지할 수 있습니다.
배선 구조 최적화: 고주파 신호 라인은 가능한 한 짧고 직선이어야 하며 직각 모서리 대신 45도 또는 원형 호 모서리를 사용하여 모서리의 추가 인덕턴스로 인한 신호 왜곡을 줄입니다. 전체 접지면 근처의 내부 레이어에 고주파 신호를 배열하고 접지면 차폐를 사용하여 복사 손실을 줄입니다.
접지 및 환류 설계 개선: 다점 접지 기술을 채택하여 고주파 전류에 대한 낮은 임피던스 환류 경로를-제공하고 접지 전위 변동으로 인한 추가 손실을 방지합니다. 칩 전원 핀 근처에 디커플링 커패시터를 배치하여 전원 라인의 고주파-주파수 노이즈를 필터링합니다.
제조 공정 관리 및 손실 감소 계획
라인의 정확도를 엄격하게 제어합니다. 라인 폭과 간격의 허용 오차가 ± 0.5mil 이내로 제어되는지 확인하고, 라인 임피던스의 급격한 변화를 방지하며, 신호 전송 중 로컬 손실을 줄입니다.
층간 정렬 최적화: 다-레이어 보드의 층간 정렬 편차는 ± 2mil 이내로 제어되어 신호 층과 기준 접지면 사이의 중첩을 보장하고 기준면 오프셋으로 인한 임피던스 불연속성을 방지합니다.
저손실 표면 처리: 두꺼운 산화물 층이나 높은 거칠기 표면으로 인해 고주파수 범위에서 추가 도체 손실이 발생하는 것을 방지하려면 은 및 금 증착과 같이 표면 거칠기가 낮은 표면 처리 공정에 우선 순위가 부여되어야 합니다.